ฉันกำลังพัฒนาจอภาพ SystemVerilog ที่ขยาย ovm_monitor และฉันต้องการทราบวิธีนำเข้ามาโคร ovm ที่ฉันใช้ ฉันใช้: `ovm_component_utils_begin `ovm_field_string `ovm_component_utils_end ฉันลองทำสิ่งต่อไปนี้ที่ด้านบนของไฟล์...

รหัส: TestBench.v: // ============================================================ // // Traffic light tester module. // // We clock the device as usual, supply reset, and eventually "push // the walk button" to activate the traffic light. //...

ฉันใช้ Icarus iVerilog เพื่อสังเคราะห์และทดสอบโค้ดของฉัน แต่ฉันได้รับค่าที่ไม่รู้จักเมื่อค่า 1 ควรปรากฏขึ้นตามตรรกะ นี่คือตัวอย่างสิ่งที่ฉันพยายามทำ reg [8:0] a = 000110100; wire [8:0] b = 0; generate genvar i; for (i = 8; i > -1; i =...

ฉันเข้าใจว่าโค้ดต่อไปนี้จะไม่คอมไพล์ แต่มีอะไรที่คล้ายกันที่คอมไพล์หรือไม่ logic [7:0] complete_set, partial_set; logic [2:0] msb_bit, lsb_bit; always_comb complete_set = <driven by a logic equation>; always_comb msb_bit = <driven...

โดยพื้นฐานแล้วฉันกำลังพยายามแสดงผลรวมหรือผลคูณของตัวเลขสองตัว (ป้อนโดยใช้สวิตช์บน FPGA) บนจอแสดงผล 7 ส่วน ฉันรู้ว่าทั้งบิตการบวกและการคูณทำงานได้ดี เนื่องจากฉันได้ทดสอบแยกกัน ฉันมีปัญหากับ LSB ไม่ว่าจะใช้ค่าเริ่มต้นเป็น F...

ฉันได้เขียน Verilog ตัวอย่างสองแบบที่แตกต่างกันสำหรับการคูณแบบผสมและแบบต่อเนื่อง ซึ่งฉันโพสต์ด้านล่าง เมื่อฉันจำลองการคูณตัวใดตัวหนึ่งตัวคูณซึ่งแสดงเป็น mult_A และตัวคูณซึ่งแสดงเป็น mult_B จะแสดงค่าสตริงบิตของพวกเขา แต่ผลคูณที่ได้ซึ่งแสดงเป็น R...

ทุกครั้งที่ฉันพยายามคอมไพล์ มันจะแสดงข้อผิดพลาดต่อไปนี้ในบรรทัด 7 และ 13 ของโค้ดของฉัน เช่น ใกล้ฟังก์ชัน [2:0] และใกล้ [31:0] Data_in คอมไพเลอร์ให้ข้อผิดพลาดต่อไปนี้: ใกล้ [: ข้อผิดพลาดทางไวยากรณ์ '[' ที่ไม่คาดคิด คาดว่าจะมี IDENTIFIER หรือ...