Verilog: การเปลี่ยนสถานะหลายสถานะในคำสั่งกรณีเดียว

ในการจำลอง คำสั่ง case จะดำเนินการจับคู่แรก ทุกอย่างจะตรงกับสองเงื่อนไขแรก (5'b0xxxx, 5'b1xxxx) หากคุณย้ายเงื่อนไขเหล่านี้ไปจนสุด ก็จะไม่มีวันบรรลุเงื่อนไขดังกล่าว เนื่องจากจะมีการแข่งขันในช่วง 5'bx0000 ถึง 5'bx1111

ไม่มีการทับซ้อนกันระหว่างบิตการดูแล ดังนั้น วิธีแก้ปัญหาที่ง่ายที่สุดคือแยก Cout1 และ Cout0 ออกเป็นข้อความรัฐธรรมนูญแยกกัน:

begin
  if (PrintSum[4]) begin
    Cout1 = 7'b1111001;  //1 if S[4] = 1
  end
  else begin
    Cout1 = 7'b1000000;  //0 if S[4] = 0
  end

  case(PrintSum[3:0])
    4'b0000 : Cout0 = 7'b1000000;  //0
    // ...
    4'b1111 : Cout0 = 7'b0001110;  //F
  endcase
end

สิ่งอื่นๆ ที่ควรทราบ:

• อย่าใช้ casex

  • Casex vs Casez in Verilog
  • อ่านรายละเอียดที่ รูปแบบการเข้ารหัส RTL ที่ให้ผลการจำลองและการสังเคราะห์ไม่ตรงกัน 4.3

• Cout0 และ Cout1 เป็นสลักที่อนุมาน (ไวต่อระดับ) FPGA มีการรองรับสลักที่จำกัดหรือไม่มีการรองรับเลย สลักพลัสอาจเกิดข้อผิดพลาดได้ง่ายหากทำไม่ถูกต้อง

  • What is inferred latch and how it is created when it is missing else statement in if condition.can anybody explain briefly?
  • ผลการค้นหา StackOverflow สำหรับ สลักที่อนุมาน

2 เงื่อนไขต่อไปนี้จากคำสั่ง case ของคุณครอบคลุมค่าที่เป็นไปได้ ทั้งหมด ของตัวเลือก PrintSum เนื่องจากเป็นรายการ int eh รายการแรก จึงไม่มีค่าอื่นใดที่จะเข้าไปที่นั่น

    5'b0xxxx : Cout1 = 7'b1000000;  //0 if S[4] = 0
    5'b1xxxx : Cout1 = 7'b1111001;  //1 if S[4] = 1

คุณต้องแก้ไขข้างต้นเพื่อให้ค่าที่มีความหมายเพื่อให้คำอื่นๆ ดำเนินการได้เช่นกัน

คุณอาจจัดเรียงรายการใหม่เช่นนี้

    // Hex 0 (LSB)
    // Doesn't work :(
    5'bx0000 : Cout0 = 7'b1000000;  //0
    ...
    5'bx1111 : Cout0 = 7'b0001110;  //F


   // Hex 1 (MSB)
    // Works!
    5'b0xxxx : Cout1 = 7'b1000000;  //0 if S[4] = 0
    5'b1xxxx : Cout1 = 7'b1111001;  //1 if S[4] = 1