Pertanyaan tentang topik tersebut 'verilog'

Bagaimana cara mengimpor makro SystemVerilog?
Saya sedang mengembangkan monitor SystemVerilog yang memperluas ovm_monitor dan saya ingin mengetahui cara mengimpor makro ovm yang saya gunakan. Saya menggunakan: `ovm_component_utils_begin `ovm_field_string `ovm_component_utils_end...
6864 dilihat
verilog system-verilog
schedule 19.01.2024
Bagaimana menghubungkan clockDivider saya ke program Verilog ini dengan Quartus II
Kode: TestBench.v: // ============================================================ // // Traffic light tester module. // // We clock the device as usual, supply reset, and eventually "push // the walk button" to activate the traffic light. //...
426 dilihat
verilog intel-fpga quartus
schedule 13.01.2024
Output for tidak diketahui, bukan 1 di Verilog
Saya menggunakan Icarus iVerilog untuk mensintesis dan menguji kode saya, tetapi saya mendapatkan nilai yang tidak diketahui padahal secara logika angka 1 seharusnya muncul. Berikut ini contoh dari apa yang saya coba lakukan. reg [8:0] a =...
211 dilihat
for-loop verilog iverilog
schedule 14.12.2023
Cara membuat rentang bit dengan istilah yang didefinisikan sebagai logika
Saya memahami kode berikut tidak dapat dikompilasi, tetapi apakah ada kode serupa yang dapat dikompilasi? logic [7:0] complete_set, partial_set; logic [2:0] msb_bit, lsb_bit; always_comb complete_set = <driven by a logic equation>;...
172 dilihat
verilog system-verilog
schedule 11.12.2023
Verilog: Mengubah beberapa status dalam satu pernyataan kasus
Pada dasarnya saya mencoba menampilkan jumlah atau hasil kali dua angka (diinput menggunakan sakelar pada FPGA) ke tampilan 7-segmen. Saya tahu bahwa bit penjumlahan dan perkalian saya berfungsi dengan baik, karena saya telah mengujinya secara...
1166 dilihat
case logic software-design case-statement verilog
schedule 11.12.2023
Output perkalian di Verilog tidak ditampilkan dalam perilaku simulasi
Saya telah menulis dua cuplikan Verilog berbeda untuk perkalian kombinasional dan berurutan, yang saya posting di bawah. Ketika saya mensimulasikan salah satu perkalian, pengali, dilambangkan mult_A dan perkalian, dilambangkan mult_B menunjukkan...
83 dilihat
multiplication verilog test-bench
schedule 04.12.2023
Bagaimana cara menghilangkan kesalahan pada kode berikut:
Setiap kali saya mencoba mengkompilasi, kesalahan berikut akan muncul pada baris 7 dan 13 kode saya. yaitu dekat fungsi [2:0] dan dekat [31:0] Data_in. Kompiler memberikan kesalahan berikut: dekat [: kesalahan sintaksis, '[' yang tidak terduga,...
34 dilihat
verilog
schedule 28.11.2023