Pertanyaan tentang topik tersebut 'system-verilog'

Bagaimana cara mengimpor makro SystemVerilog?
Saya sedang mengembangkan monitor SystemVerilog yang memperluas ovm_monitor dan saya ingin mengetahui cara mengimpor makro ovm yang saya gunakan. Saya menggunakan: `ovm_component_utils_begin `ovm_field_string `ovm_component_utils_end...
6864 dilihat
verilog system-verilog
schedule 19.01.2024
Cara membuat rentang bit dengan istilah yang didefinisikan sebagai logika
Saya memahami kode berikut tidak dapat dikompilasi, tetapi apakah ada kode serupa yang dapat dikompilasi? logic [7:0] complete_set, partial_set; logic [2:0] msb_bit, lsb_bit; always_comb complete_set = <driven by a logic equation>;...
172 dilihat
verilog system-verilog
schedule 11.12.2023