Pertanyaan tentang topik tersebut 'iverilog'
Output for tidak diketahui, bukan 1 di Verilog
Saya menggunakan Icarus iVerilog untuk mensintesis dan menguji kode saya, tetapi saya mendapatkan nilai yang tidak diketahui padahal secara logika angka 1 seharusnya muncul. Berikut ini contoh dari apa yang saya coba lakukan.
reg [8:0] a =...
211 dilihat
schedule
14.12.2023