Pada dasarnya saya mencoba menampilkan jumlah atau hasil kali dua angka (diinput menggunakan sakelar pada FPGA) ke tampilan 7-segmen. Saya tahu bahwa bit penjumlahan dan perkalian saya berfungsi dengan baik, karena saya telah mengujinya secara terpisah.
Saya mengalami masalah dengan LSB. Tidak peduli apa pun, defaultnya adalah F dan tidak pernah berubah. Saya pikir Verilog tidak mengizinkan saya untuk memodifikasi Cout1 dan Cout0 dalam pernyataan kasus yang sama. Apakah ada solusi untuk ini? Lihat kode saya, di bawah.
always@*
if (key1press)
casex(PrintSum)
// Hex 1 (MSB)
// Works!
5'b0xxxx : Cout1 = 7'b1000000; //0 if S[4] = 0
5'b1xxxx : Cout1 = 7'b1111001; //1 if S[4] = 1
// Hex 0 (LSB)
// Doesn't work :(
5'bx0000 : Cout0 = 7'b1000000; //0
...
5'bx1111 : Cout0 = 7'b0001110; //F
//default : begin
// Cout1 = 7'b1000000; //0 by default
// Cout0 = 7'b1000000; //0 by default
//end
endcase
Terima kasih sebelumnya semuanya :)