Mencoba memahami kesalahan simulasi dengan Xilinx

Saya mendapatkan beberapa kesalahan yang tidak masuk akal dan saya berharap bisa mendapatkan bantuan.

ERROR: [VRFC 10-469] cannot update 'in' object shift_reg [C:/Users/Darren/Desktop/project_6_1_3/project_6_1_3.srcs/sources_1/new/1Bit_delay_register.vhd:25]
ERROR: [VRFC 10-925] indexed name is not a std_logic_vector [C:/Users/Darren/Desktop/project_6_1_3/project_6_1_3.srcs/sources_1/new/1Bit_delay_register.vhd:27]
ERROR: [VRFC 10-1504] unit simple_one_bit_serial_shift_register_behavior ignored due to previous errors [C:/Users/Darren/Desktop/project_6_1_3/project_6_1_3.srcs/sources_1/new/1Bit_delay_register.vhd:16]
INFO: [VRFC 10-240] VHDL file C:/Users/Darren/Desktop/project_6_1_3/project_6_1_3.srcs/sources_1/new/1Bit_delay_register.vhd ignored due to errors

Saya telah mencoba mengubah kode agar sesuai tetapi tidak ada yang berhasil! ini kodenya:

    library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;

entity simple_one_bit_serial_shift_register is
   port(
      clk      : in  std_logic;
      reset      : in  std_logic;
      shift_in  : in  std_logic_vector(31 downto 0);
      shift_reg  : in std_logic_vector(1 downto 0);
      shift_out : out std_logic_vector(31 downto 0)
   );
end simple_one_bit_serial_shift_register;

architecture simple_one_bit_serial_shift_register_behavior of simple_one_bit_serial_shift_register is 
begin

--signal shift_reg : std_logic_vector(31 downto 0);
--signal shift_in : std_logic;
--signal shift_out : std_logic;
process (clk) 
    begin
    if rising_edge(clk) then
        shift_reg <= shift_reg(30 downto 0) & shift_in;
    end if;
    shift_out <= shift_reg(31);
end process;
end simple_one_bit_serial_shift_register_behavior

;


xilinx vhdl
person Gaddi    schedule 25.11.2015    source sumber

Jawaban (1)


arrow_upward
2
arrow_downward

Pada baris 25, port input shift_reg ditetapkan, menggunakan shift_reg <= ..., namun tidak sah untuk menetapkan ke port input.

Pada baris 27 terdapat referensi ke bit 31 di shift_reg(31), tetapi shift_reg hanya memiliki indeks 1 dan 0 pada deklarasi dengan shift_reg : in std_logic_vector(1 downto 0);. Dan mengindeks satu bit seperti (31) memiliki tipe std_logic, yang tidak cocok dengan tipe std_logic_vector dari target shift_out.

person Morten Zilmer    schedule 25.11.2015
comment
Terima kasih sudah membereskannya, saya sudah berhasil memperbaiki masalah baris 25 dengan mendeklarasikan sinyal tetapi yang ke-2 masih membingungkan. Saya telah mencoba mengubah deklarasi dan rentang bit tetapi masih memberi saya masalah yang sama - person Gaddi; 25.11.2015
comment
Benar, ada juga masalah dengan tipenya, dan saya telah menambahkan kalimat pada jawaban tentang ini. - person Morten Zilmer; 25.11.2015