Я разрабатываю монитор SystemVerilog , который расширяет возможности ovm_monitor , и мне хотелось бы знать, как импортировать макросы ovm, которые я использую. Я использую: `ovm_component_utils_begin `ovm_field_string `ovm_component_utils_end...

Код: TestBench.v: // ============================================================ // // Traffic light tester module. // // We clock the device as usual, supply reset, and eventually "push // the walk button" to activate the traffic light. // //...

Я использую Icarus iVerilog для синтеза и тестирования своего кода, но я получаю неизвестные значения, когда логически должны появляться единицы. Вот пример того, что я пытаюсь сделать. reg [8:0] a = 000110100; wire [8:0] b = 0; generate...

Я понимаю, что следующий код не скомпилируется, но есть ли что-то подобное, которое компилируется? logic [7:0] complete_set, partial_set; logic [2:0] msb_bit, lsb_bit; always_comb complete_set = <driven by a logic equation>;...

В основном я пытаюсь отобразить сумму или произведение двух чисел (введенных с помощью переключателей на FPGA) на 7-сегментном дисплее. Я знаю, что мои биты сложения и умножения работают нормально, так как я тестировал их по отдельности. У меня...

Я написал два разных фрагмента Verilog для комбинационного и последовательного умножения, которые публикую ниже. Когда я имитирую любое из умножений, множитель, обозначенный mult_A , и множимое, обозначенное mult_B , показывают свои значения...

Каждый раз, когда я пытаюсь скомпилировать, он показывает следующую ошибку в строках 7 и 13 моего кода. т.е. рядом с функцией [2: 0] и рядом с [31: 0] Data_in. Компилятор выдает следующую ошибку: рядом с [: синтаксическая ошибка, непредвиденная...